verilog FPGA問題設計2 4的解碼器

1樓：請叫我準大師

module 2_4 (

clk,

rst_n,

2_data,

4_data);

input clk;

input rst_n;

input [1:0] 2_data;

output [3:0] 4_data;

always@(posedge clk, negedge rst_n)

begin

if (!rst_n)

begin

2_data<= 0;

4_data<= 0;

endelse

case (2_data)

00 :

4_data<=4'b0001;

01 :

4_data<=4'b0010;

10:4_data<=4'b0100;

11 :

4_data<=4'b1000;

default :

4_data<=4'b0000;

endcase

endendmodule

關於verilog**在fpga上實現的問題

2樓：匿名使用者

fpga也是乙個晶元啊，你要把外部訊號引入到系統中，輸出訊號肯定要有引腳啊！

3樓：匿名使用者

如果是初級的應用，一般只要實現rtl級的實現就可以了。比如你用的是altera的fpga/cpld，只要在quartus的環境裡新建verilog檔案，並進行verilog程式的編寫（嚴格意義上不能稱之為程式，因為他對應的是具體的硬體，如閘電路）。經驗證之後，quaruts軟體會自動進行布局佈線，你只需把編譯好的檔案（pof或sof）燒寫進fpga或者epcs就可以進行除錯了。

如果是高階的應用，一般指高速應用，那你需要對quartus的綜合進行時序約束（timequest或者classic），再之後還是交給軟體自己執行，當然再複雜的話也可以對具體的暫存器等進行布局限制（使用chip planner或technology map viewer）。

總之，繁雜的布局佈線過程大體上是交給eda軟體自動完成，有點類似altium designer的自動佈線。人為地參與可以根據應用的複雜程度適當增加，一般除100m以上，或讀寫ddr這種對時序要求很高的應用外，不用人工參與。

至於引腳的問題，除了特殊管腳如vcc、pll等，一般的io是根據你的pcb來定，pcb怎麼走線方便怎麼配置。可以通過「assisgnments-》pins」或者tcl文本來設定引腳。

4樓：匿名使用者

fpga是硬體的東西，硬體一般都有輸入輸出的。fpga內部的佈線都是自動完成的，外部的管腳同fpga的連線需要通過管腳定義來指定。

比如說你用fpga連線乙個led燈，通過fpga內部邏輯控制led的亮滅。（不妨說這個led燈連線在fpga的第10個管腳上，這樣就需要指定fpga內部控制led的訊號連線在fpga的第10個管腳上，這步操作就是管腳鎖定。

5樓：雙木品車

使用verilog語言，在fpga開發板上，做出乙個簡易密碼鎖

關於verilog**在fpga上實現的問題

6樓：威凌霜頻智

fpga是硬體的東西，硬體一般都有輸入輸出的。fpga內部的佈線都是自動完成的，外部的管腳同fpga的連線需要通過管腳定義來指定。

求乙個用verilog基於fpga的422串列埠通訊程式

7樓：匿名使用者

我用vhdl寫的，實現串列埠沒問題

8樓：匿名使用者

q我770925575

fpga/verilog中的rom問題

9樓：木頭人

在fpga中rom是乙個位址對應乙個資料，8bits×1024words的rom就是指位址從0～1023，每個位址是乙個8bits資料。12864液晶是128列×64行，那麼這個液晶總共的資料量為128×64=8192。而rom的資料存錯量為1024×8bits = 8192 bits，也就是說rom內1個位址的資料對應液晶上8的點。

至於**怎麼存在rom內的，這個就要看你的程式設計了。

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機械設計問題。。求解答

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