1樓：匿名使用者
ttl與非門的多於復餘輸入
端制懸空時,該邏輯等效於高電平
多餘輸入端應懸空或接高電平。
嗯 看到樓下的回答，補充一下：我沒有記錯，ttl懸空等效於高電平，cmos不允許懸空。ttl可以懸空，懸空可能出現不正常情況的那是cmos電路
2樓：匿名使用者
相當於高電平
我記得可以不做處理，如果是cmos的話就不能懸空，ttl可以。
3樓：匿名使用者
一樓記錯了吧。ttl電路的引腳懸空時相當於低電平。cmos電路才相當於高電平。
其他是對的，但是一般情況下不許需懸空。懸空會出現好多不正常情況，造成不穩定因素
組合邏輯電路中為什麼ttl與非門電路的輸入端懸空時，相當於高電平輸入？
4樓：短短長長長短
在實際電路中，與非門和空閒與非門的輸入引腳應連線到高電平（即通過電阻連線到電源的正電壓）。
進入數字閘電路章節。首先，ttl與非門的兩個輸入端是乙個帶有兩個發射器的三極體，並且懸浮端子a的電平被另乙個輸入端子b鉗制，因為它們具有相同的基極c，電壓為b＋0．7，a＝c－0．7＝b；y＝（ab）＇＝（bb）＇＝b＇＝（1b）＇＝b＇；因此，所選擇的零端子相當於連線到高電平。
一般來說，我們在製作電路板時用錫來固定無用的腳，而不是把腳連到電路上，也就是說，把腳放在空氣中。
擴充套件資料：
ttl電平訊號是計算機控制裝置內部資料傳輸的理想訊號。首先，由計算機處理器控制的裝置內部的資料傳輸不需要高電源和低熱損耗。另外，ttl電平訊號直接與積體電路相連，無需昂貴的線路驅動和接收電路。
此外，在計算機處理器控制的裝置內部進行高速資料傳輸，ttl介面的操作可以滿足這一要求。在大多數情況下，ttl通訊採用並行資料傳輸，不適合10英呎以上的距離。
這是由於可靠性和成本。由於併聯介面的相位和不對稱問題，影響了系統的可靠性。
在數位電路中，ttl電子元件構成了電路中使用的電平。電平為電壓範圍，規定輸出高電平大於2.4v，輸出低電平小於0.
4v。在室溫下，一般輸出高電平為3.5v，輸出低電平為0.
2v。最小輸入高電平和低電平：輸入高電平》=2.
0v，輸入低電平<=0.8v，雜訊容限為0.4v。
5樓：匿名使用者
ttl與非門電路的輸入端是三極體的形式，輸入端是發射極，在輸入端的pn結上，有電阻在內部和電源端vdd連線，所以懸空時，vdd通過電阻和pn接，使得ttl與非門電路的輸入端為高電平。
6樓：
從原理圖上看，如ttl與非門的輸入端是npn 三極體的發射極，三極體的
基極有電阻接電源vcc,
當三極體的輸入端懸空時，三極體的基極到發射極無電流，三極體截止，通過放大反相使得輸出為低電平。所以輸入端懸空相當於邏輯高電平。實際電路中ttl與非門輸入端可以懸空
為什麼ttl閘電路的輸入端懸空時相當於邏輯1
7樓：維維豆奶
因為懸空時可以看作是輸入端接乙個無窮大的電阻，當輸入電
阻大於ikω時，輸入電平就變為閾值電壓uth即為高電平，所以相當於邏輯1。數位電路中，把電壓的高低用邏輯電平來表示。
邏輯電平包括高電平和低電平這兩種。在ttl閘電路中，把大於3.5伏的電壓規定為邏輯高電平，用數字1表示；把電壓小於0.3伏的電壓規定為邏輯低電平，用數字0表示。
8樓：匿名使用者
因為懸空時相當於為高阻抗，電壓不為零，此時故為1；接地時相當於沒有阻抗，此端電壓與地電位相同、為零，此時故為0。
ttl門的輸入是從射極輸入，如果懸空，輸入端的那個三極體是截止的，這和輸入高電平(即1)的情況是一樣的，也就相當於輸入1。
在數字邏輯電路中，低電平表示0，高電平表示1。一般規定低電平為0~0.25v，高電平為3.5~5v。
如在移動裝置中電池的電壓會隨使用時間的的推移而降低，如果規定高電平最低為3.5v的話可能裝置的使用時間會大大降低，此時規定的高電平電壓會低一點，最低會有1.7v左右。
擴充套件資料
數位電路中，把電壓的高低用邏輯電平來表示。邏輯電平包括高電平和低電平這兩種。不同的元器件形成的數位電路，電壓對應的邏輯電平也不同。
在ttl閘電路中，把大於3.5伏的電壓規定為邏輯高電平，用數字1表示；把電壓小於0.3伏的電壓規定為邏輯低電平，用數字0表示。
數字電平從低電平（數字「0」）變為高電平（數字「1」）的那一瞬間（時刻）叫作上公升沿；數字電平從高電平（數字「1」）變為低電平（數字「0」）的那一瞬間叫作下降沿。
9樓：匿名使用者
再給你乙個圖看一下，你就明白了。
因為ttl門的輸入是從射極輸入，如果懸空，輸入端的那個三極體是截止的，這和輸入高電平(即1)的情況是一樣的，也就相當於輸入1。你看一下ttl反相器的內部電路就知道了。
如圖，這是ttl反相器的內部結構，你可以看到輸入端確實是射極輸入的，建議你看一下數電中關於閘電路章節的知識
10樓：匿名使用者
這種很容易理解的，懸空為1、接地為0。懸空時相當於為高阻抗，電壓不為零，此時故為1，接地時相當於沒有阻抗，此端電壓與地電位相同、為零，此時故為0
為什麼ttl與非門輸入端懸空相當於接高電平?實際電路中,閒置管腳應如何處理?
11樓：匿名使用者
實際電路中，與非門、與門閒置的輸入端管腳應接到高電平（即通過電阻接到電源正電壓）。
去看數電裡閘電路章節。首先ttl與非門的兩個輸入端是乙個具雙發射極的三極體，懸空端a的電平受另乙個輸入端b鉗制，因為它們是有同乙個基極c，電壓為b+0.7,a=c-0.
7=b；y=(ab)'=(bb)'=b'=(1b)'=b';所以選空端相當於接高電平。
一般在做電路板時沒用的腳我們都是用錫把固定在板上而不接入電路，即讓它保持懸空。
擴充套件資料
ttl電平訊號對於計算機處理器控制的裝置內部的資料傳輸是很理想的，首先計算機處理器控制的裝置內部的資料傳輸對於電源的要求不高以及熱損耗也較低，另外ttl電平訊號直接與積體電路連線而不需要**昂貴的線路驅動器以及接收器電路。
再者，計算機處理器控制的裝置內部的資料傳輸是在高速下進行的，而ttl介面的操作恰能滿足這個要求。ttl型通訊大多數情況下，是採用並行資料傳輸方式，而並行資料傳輸對於超過10英呎的距離就不適合了。
這是由於可靠性和成本兩面的原因。因為在並行介面中存在著偏相和不對稱的問題，這些問題對可靠性均有影響。
數位電路中，由ttl電子元器件組成電路使用的電平。電平是個電壓範圍，規定輸出高電平》2.4v,輸出低電平<0.
4v。在室溫下，一般輸出高電平是3.5v，輸出低電平是0.
2v。最小輸入高電平和低電平：輸入高電平》=2.
0v，輸入低電平<=0.8v，雜訊容限是0.4v。
12樓：匿名使用者
建議你去看數電裡閘電路章節。首先ttl與非門的兩個輸入端是乙個具雙發射極的三極體，懸空端a的電平受另乙個輸入端b鉗制，因為它們是有同乙個基極c，電壓為b+0.7,a=c-0.
7=b;y=(ab)'=(bb)'=b'=(1b)'=b';所以選空端相當於接高電平。一般我們在做電路板時沒用的腳我們都是用錫把固定在板上而不接入電路，即讓它保持懸空
13樓：匿名使用者
這是由ttl電路內部特性決定的，實際電路中，閒置管腳接vcc電路更可靠。
14樓：巨蟹逝陽
從原理圖上看,如ttl與非門的輸入端是npn 三極體的發射極,三極體的基極有電阻接電源vcc,
當三極體的輸入端懸空時,三極體的基極到發射極無電流,三極體截止,通過放大反相使得輸出為低電平.所以輸入端懸空相當於邏輯高電平.實際電路中ttl與非門輸入端可以懸空.
實際電路中，與非門、與門閒置的輸入端管腳應接到高電平（即通過電阻接到電源正電壓），或非門、或門閒置的輸入端管腳應接到低電平（即通過電阻接到電源地）。
ttl門和cmos門懸空引腳如何處理？
15樓：哇哎西西
ttl門的輸入引腳可以懸空
，懸空狀態的輸入相當於高電平輸入。cmos輸入引腳不能懸空，內應接高電平或0。
ttl和coms電路比較容：
1、ttl電路是電流控制器件，而coms電路是電壓控制器件。
2、ttl電路的速度快，傳輸延遲時間短（5-10ns），但是功耗大。
3、coms電路的速度慢，傳輸延遲時間長（25-50ns），但功耗低。
4、coms電路的供電電壓高於ttl電路，也就是可以工作在較寬的電壓範圍之內。
16樓：匿名使用者
ttl閘電路一般bai由晶體三極體電路構du成。對於ttl電路多
zhi餘輸入端dao的處理,應採用以下方法回
：ttl與門和與非門電答路：
將多餘輸入端接高電平，即通過限流電阻與電源相連線；
根據ttl閘電路的輸入特性可知，當外接電阻為大電阻時，其輸入電壓為高電平，這樣可以把多餘的輸入端懸空，此時輸入端相當於外接高電平；
通過大電阻（大於1kω）到地，這也相當於輸入端外接高電平；
當ttl閘電路的工作速度不高，訊號源驅動能力較強，多餘輸入端也可與使用的輸入端併聯使用。
ttl或門、或非門：
接低電平；
接地；由ttl輸入端的輸入伏安特性可知，當輸入端接小於ikω的電阻時輸入端的電壓很小，相當於接低電平，所以可以通過接小於ikω（500ω）的電阻到地。
cmos 閘電路一般是由mos管構成，在使用cmos閘電路時輸入端特別注意不能懸空
與門和與非門電路：多餘輸入端應採用高電平，即可通過限流電阻（500ω）接電源。
或門、或非門電路：多餘輸入端的處理方法應是將多餘輸入端接低電平，即通過限流電阻（500ω）接地。
17樓：匿名使用者
ttl門的輸入引腳可以懸空,懸空輸入是高電平.cmos輸入不用的引腳應接高電平或0.兩種電路的沒用的輸出,懸空.
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