1樓：匿名使用者
問題估計就出在這裡，always@(posedge clk or negedge rst) ，好像不能上公升沿下降沿同時在乙個always敏感訊號裡面。具體的我還要先除錯一下再說。下週上班了到公司裡除錯了之後給你答覆～～～～
樓下的說得很對，阻塞和非阻塞賦值一起不正確。上面的問題我查過了，在敏感訊號裡面可以是不同的訊號的不同邊沿一起存在，只是同一訊號在乙個敏感訊號列表裡不能同時檢測上公升沿和下降沿
2樓：
狀態機的第二段
always@(in or state)
begin
end裡的程式即有阻塞性賦值也有非阻塞性賦值（就是即有= 又有<=）。
最好把狀態機改為三段式。
我的verilog程式出現錯誤，請高手幫幫忙
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