1樓：匿名使用者
在開頭加個
module
(clk,
lin,
reset,
row,
output led);
沒有加module宣告埠而已
verilog程式設計出現錯誤 error (10170): verilog hdl syntax error at shudian.v(17) near text "=" 5
2樓：匿名使用者
錯誤還是挺多的吧，最大的問題應該是狀態機，形式是對的但是沒有理解所以"="和"<="用錯了，一開始的狀態機初始化輸出沿觸發，是要用"<="的，狀態機case裡面都是點評觸發，所以用"="，用錯了很容易**和除錯中都出現毛刺。
第二，每乙個case下面要用begin end，
第三，暫存器型最好初始化，養成習慣吧。
3樓：匿名使用者
根據它提示的找找錯誤，1應該是17行附近有verilog hdl不支援的符號，比如分號等可能不是英文輸入法下，仔細檢查一下；2明顯的錯誤是你沒有加endcase。別的你自己看看
我的verilog程式出現錯誤，請高手幫幫忙
是不是q前面沒有定義啊？就是沒有規定q究竟是在哪個功能模組裡，起到什麼作用。你再查一下程式，看看有沒有漏掉什麼 字面意思是輸出變數q必須連線到線網型的。通常是你在程式中既給q直接賦值了，如q q 但又沒有把它寫在assign語句裡。這是初學者常出現的問題。多編程式設計就好了。把那句話從always ...
求指錯誤 C語言程式設計問題，c語言程式設計錯誤
程式並沒有錯，錯的是他的驗證系統。c語言大神求指出錯誤 c語言程式設計錯誤 採用scanf 代替scanf s d x scanf s還需要另乙個限制讀取長度和引數。求c語言程式設計最容易錯的題。有範圍 c語言程式設計問題 求指導 為什麼有這個錯誤？c語言裡面沒有2i這種寫法，應該是2 i 應該是死...
verilog出現如下的問題如何解決
問題估計就出在這裡，always posedge clk or negedge rst 好像不能上公升沿下降沿同時在乙個always敏感訊號裡面。具體的我還要先除錯一下再說。下週上班了到公司裡除錯了之後給你答覆 樓下的說得很對，阻塞和非阻塞賦值一起不正確。上面的問題我查過了，在敏感訊號裡面可以是不同...