1樓：
是不是發錯了，感覺是，把rled的最後一位放到前邊從新組合成乙個新的數值
2樓：匿名使用者
你這個最好把完整的**發出來看看，才能知道什麼意思
3樓：匿名使用者
:一般就在兩個場合用乙個就是rled[3:1]中的：；另一種在選擇語句中一般是 a= b？ c:d;意思是如果b=1 a就等於c,否則a等於d
在verilog中led_bit={led_bit[0],led_bit[7:1]}是什麼意思，求大
4樓：匿名使用者
就是把led_bit位元組的最低位擷取下來，然後把第7位到第1位依次次移到第6位和第0位的位置，在加上剛才擷取的最低位（第0位）移到最高位(第7位）。
比如現在：let_bit=11011110,這裡led_bit[0]=0,led_bit[7:1]=1101111
=0 1101111這裡就做到了把led_bit迴圈右移
請問下verilog中語句wireA與wi
wire n 0 a 中a 0 是最低位 wire 0 n a 中a 0 是最高位 表示順序不同而已 verilog裡面,變數wire 7,0 a 跟wire 8,1 a 第二個數字是什麼意思？是一樣的嗎？為什麼有這樣的表示？首先要指出的是wire 7,0 a和wire 8,1 a這樣的表達在ver...
verilog中case所有分支都要有所有訊號的驅動嗎
不一定必須抄 所有分支都要襲 有所有訊號的驅bai動，但通 du常建議完善所有狀態，另外如zhi果狀態值dao未完全遍歷的情況下，一定要加default語句。補充問題中，只在指定的狀態時允許修改其值 ena 0 然而我發現這個沒有起作用 是個什麼意思？ena 0 是什麼控制的？verilog語法，有...
verilog出現如下的問題如何解決
問題估計就出在這裡，always posedge clk or negedge rst 好像不能上公升沿下降沿同時在乙個always敏感訊號裡面。具體的我還要先除錯一下再說。下週上班了到公司裡除錯了之後給你答覆 樓下的說得很對，阻塞和非阻塞賦值一起不正確。上面的問題我查過了，在敏感訊號裡面可以是不同...