1樓:匿名使用者
我是電氣工程的博士生,事實證明,verilog hdl有用。
首先要明確verilog是硬體描述語言,在晶元上設計數字硬體系統,所以,第一,看你是不是對於硬體設計有需求,第二,是不是具備數位電路的紮實基礎。
verilog並非程式語言,它不是在處理器上順序執行的;而是硬體語言,體現在晶元內邏輯單元之間的布局佈線。
verilog語法比較靈活,易上手,專業說法是跟vhdl相比不夠嚴謹(這一點目前仍未體會到)。
在應用上,fpga亮點在於並行處理,用在自主開發通訊介面、晶元前期設計,有比較明顯的優勢,一些高階的數字訊號處理演算法也應當借助fpga實現。特別是現在的sopc越來越強。altera的晶元已經整合arm。
各種硬核軟和都可用,可以實現單晶元方案。
另外,工作崗位上,晶元設計、系統測試等方面都會用到。不過在航天領域還是vhdl用的多。
對於本科生,強烈建議學習verilog,這會讓你在自主設計和實踐、就業中多一種選擇,有可能最後成為你的優勢。
2樓:匿名使用者
有的書說eda技術室新世紀的10大科技之一,學學中沒壞處,verilog hdl 比較易學,只要有c語言的基礎,3個月左右就可以學通,而vhdl語言入門比較難,但熟悉後設計效率明顯好於verilog ,看你怎麼選擇了
現在學c語言還有用麼,現在學C語言還有用麼?
學c當然有用,c的應用領域也是無可替代。想學好c 學c是前提。c有c的優勢,c 有c 的優勢,兩者誰都不能被貶低。對這兩種語言凡有不削一種的人,要麼是故意誤導,要麼就是半瓶子 不懂裝懂的二流程式設計師在誤人子弟。最後奉勸的是 要想在程式設計領域成為高手,c要學,c 也要學,專家級的高手,同時會很多語...
現在學日語還有用嗎,現在學日語還有用嗎?
有前途的,學起來都沒那麼簡單,有興趣才有學下去的動力。個人覺得日語學起來比較有趣,覺得比英語好學 樓主想學就要加強興趣 要學的話建議 教材買標準日本語就行了,它分初級,中級,初級上學完是最基本的四級,四級一定要學好,基本功紮實後後面自學都不成問題,提議開始去報個班效果比較好.初級兩本學完為 水平,中...
現在學日語將來還有用嗎?
我覺得沒什麼用,不過人生那麼無聊,只要自己能學的進去,學什麼不是學嘛 即使認定不會把它當做職業或者謀生手段,或許說不定哪天意外地就有點用處了,就算一直都沒有,反正不過是某一類能夠學的下去的人給自己找了個打發時間的樂子咯,就像打遊戲一樣吧 我大二的時候,武漢七校內可以自由修雙學位,就選了華科的日語,因...